[工學(공학) ][디지털 시스템 설계 및 實驗(실험)] 4bit ripple counter
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작성일 21-02-15 19:23
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[工學(공학) ][디지털 시스템 설계 및 實驗(실험)] 4bit ripple counter
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디지털 시스템 설계 및 실험 결과보고서
실험タイトル(제목)
Counter
실험목표(goal)
1. JK 플립플롭 제작
2. 4bit Ripple Counter 제작
실험결과
1. JK 플립플롭 제작
코딩module jk(J,K,C,Q,Q_);
input J,K,C;
output Q,Q_;
wire J1,NK,K1,D;
wire NC;
not (NC,C);
dppr dppr0(D,NC,Q,Q_);
and (J1,J,Q_);
not (NK,K);
and(K1,NK,Q);
or (D,J1,K1);
endmodule
시뮬레이션
C가 네이티프 엣지 일 때 J,K에 따라 Q,Q_의 값이 바뀐다.
콤보
3. seven segment
코딩
module toseg(C,NJ,reset,iCLK,RST,oS_COM, oS_ENS);
input C,reset,NJ;
input iCLK,RST;
wire [3:0]Q;
wire J;
not (J,NJ);
output [7:0]oS_COM, oS_ENS;
wire nRST;
not (nRST,RST);
jk jk0(J,J,C,Q[0],,reset);
jk jk1(J,J,Q[0],Q[1],,reset);
jk jk2(J,J,Q[1],Q[2],,reset);
jk jk3(J,J,Q[2],Q[3],,reset);
a…(skip)
실험결과/기타
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[工學(공학) ][디지털 시스템 설계 및 實驗(실험)] 4bit ripple counter
Download : [공학][디지털 시스템 설계 및 실험] 4bit ripple counter.hwp( 63 )
설명
다.
2. 4bit Ripple Counter 제작
코딩
module counter(J,C,Q,reset);
input J,C,reset;
output [3:0]Q;
not (NJ,J);
wire NJ;
jk jk0(NJ,NJ,C,Q[0],,reset);
jk jk1(NJ,NJ,Q[0],Q[1],,reset);
jk jk2(NJ,NJ,Q[1],Q[2],,reset);
jk jk3(NJ,NJ,Q[2],Q[3],,reset);
endmodule
시뮬레이션
클락이 네거티브일때마다 Q가 1씩 증가하며 리셋이 1일 때 는 0000이 된다된다.
